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Very High Speed Integrated Circuit Hardware Description Language

Very High Speed Integrated Circuit Hardware Description Language (auch VHSIC Hardware Description Language), kurz VHDL, ist eine Hardwarebeschreibungssprache, vergleichbar mit einer Programmiersprache, mit der es einfach möglich ist, komplizierte digitale Systeme zu beschreiben. Darüber hinaus gibt es sprachliche Erweiterungen in Form von VHDL-AMS, mit welcher auch analoge Systeme beschrieben werden können.

Inhaltsverzeichnis

Geschichte

VHDL wurde in den frühen 80er Jahren entwickelt und ist das Produkt von Normierungsbestrebungen eines Komitees, in dem die meisten größeren CAD-Anbieter und CAD-Nutzer, aber auch Vereinigungen wie die IEEE, vertreten waren. Der größte nordamerikanische Anwender, das US-Verteidigungsministerium (engl. Department of Defense), hat VHDL zum Durchbruch verholfen, indem es die Einhaltung der Syntax von VHDL als notwendige Voraussetzung für die Erteilung von Aufträgen gemacht hat. Es war das Ziel, Dokumentation zu vereinheitlichen und den Datenaustausch von komplexen digitalen Systemen zu ermöglichen. Die erste kommerzielle Version wurde 1985 veröffentlicht, sie entstand aus einer Zusammenarbeit von IBM, Texas Instruments und Intermetrics.

VHDL ist durch den IEEE 1076 Standard von 1993 genormt. Gegenüber dem ersten Standard von 1987 (IEEE 1076-1987) wurde die Syntax vereinheitlicht und ergänzt, aber auch einige Konstrukte der alten Syntax entfernt sowie sogar die Semantik einzelner Konstrukte verändert.

Eine Erweiterung der Beschreibung auf den analogen Bereich elektrischer Systeme wurde mit AHDL erzielt - derzeit gibt es Bestrebungen, eine allgemeine Sprache zur Beschreibung technischer Systeme zu schaffen - siehe VHDL-AMS (VHDL analog / mixed signal). Diese soll den Rahmen elektrischer Simulation verlassen und auch mechanische Elemente, Sensoren und Aktoren modellieren, um zu einer möglichst vollständigen Systemsimulation zu gelangen.

Aktuelle EDA-Tools unterstützen zur Zeit die Version VHDL-2002. Noch ganz frisch ist die Version VHDL-2008 mit vielen Neuerungen. Die Toolunterstützung dieser Version wird je nach Hersteller noch eine Weile dauern. Abgesehen vom Standard selbst ist aber bereits ein ausführliches Buch über die 2008er Neuerungen von VHDL-2008 verfügbar. Dieses stammt wie der bekannte "Designers Guide" von Peter J. Ashenden und ist deutlich schneller zu erfassen als der neue Standard.

Funktionsweise

Bei VHDL arbeitet man nicht mit einzelnen elektronischen Bauteilen, sondern beschreibt das gewünschte Verhalten einer Schaltung auf einer höheren Abstraktionsebene. VHDL ermöglicht das schnelle Entwickeln großer und komplexer Schaltungen (z. B. Mikroprozessor mit über 20 Mio Transistoren), die hohe Effizienz erfordern (zeitlich wie ökonomisch) und unterstützt den Entwickler bei allen Arbeiten.

So kann ein System simuliert, verifiziert und schließlich eine Netzliste erstellt werden.

Aus der Netzliste können Masken für die Herstellung von MPGAs (mask programmable gate array) oder ähnlichen LSI (Large scale integration)-Chips produziert werden oder sie kann (nach Konvertierung in einen geeigneten Bitstream) direkt in ein FPGA (Field Programmable Gate Array) oder CPLD (Complex Programmable Logic Device) geladen werden.

Neben VHDL existieren Verilog und ABEL, die weltweit meist genutzten Hardwarebeschreibungssprachen sind VHDL und Verilog.

VHDL hat sich zum "Quasi-Standard" in Europa entwickelt, Verilog ist dagegen die meist verwendete Sprache in den USA.

Synthesefähiger und funktionaler VHDL-Code

Es ist notwendig, zwischen synthesefähigem und funktionalem Code zu unterscheiden, weil es Konstrukte gibt, die sich zwar simulieren lassen, aber nicht in eine reale Hardware und damit in eine Netzliste übersetzt werden können. Was aus dem breiten Spektrum an funktionalem VHDL-Code tatsächlich synthesefähiger VHDL-Code ist, bestimmt primär das zur VHDL-Synthese gewählte Übersetzungsprogramm (Synthesetool). Funktionaler, nicht synthesefähiger Code wird vor allem im Bereich der Schaltungssimulation und zur Erstellung sogenannter Testbenches eingesetzt, teilweise auch um neue Verfahren wie beispielsweise das Verhalten von Schnittstellenprotokollen vorab zu prüfen.

Synthesefähigen VHDL-Code herzustellen ist im Regelfall aufwändiger und der Entwickler muss dabei auf große Teile der Sprachmöglichkeiten von VHDL bewusst verzichten und die Zielhardware und deren genauen Eigenschaften näher kennen. So ist beispielsweise VHDL-Code zur Ein- und Ausgabe über das Betriebssystem (textio) wie dem Schreiben und Lesen von Dateien oder auch die Ausgabe von Texten auf den Bildschirm nicht synthesefähig.

Beispiel: D-Flipflop (behavioural) nicht synthetisierbar

ENTITY DFlipflop IS
    PORT(D,Clk: IN Bit;
         Q: OUT Bit);
  END DFlipflop;
  ARCHITECTURE Behav OF DFlipflop IS 
      CONSTANT T_Clk_Q: time := 4.23 ns;
  BEGIN 
      PROCESS
      BEGIN
         WAIT UNTIL Clk'EVENT AND Clk'Last_Value='0' AND Clk='1';
         Q<=D AFTER T_Clk_Q;
      END PROCESS;
  END Behav;

Beispiel: D-Flipflop (behavioural) synthetisierbar

ENTITY DFlipflop IS
    PORT(D,Clk, nResetAsync: IN Bit;
         Q: OUT Bit);
  END DFlipflop;
  ARCHITECTURE Behav OF DFlipflop IS 
  BEGIN 
      PROCESS(Clk,nResetAsync)
      BEGIN
         IF nResetAsync = '0' then
            Q <= '0';
         ELSIF Clk'EVENT and Clk = '1' then
            Q <= D;
         END IF;
      END PROCESS;
  END Behav;

Beispiel: andere Architektur (Herstellerlibrary)

LIBRARY VendorLib;
   ARCHITECTURE Vendor OF DFlipflop IS
      COMPONENT Dff PORT(D, Clk: IN Bit; Qout: OUT Bit); END COMPONENT;
   BEGIN 
      Ff1: Dff PORT MAP (D => D , Clk => Clk, Qout => Q );
      FOR ALL : Dff USE ENTITY VendorLib.Component.Dff;
   END Vendor;

Simulation und Verifikation von VHDL-Code

Mittlerweile hat sich VHDL als Standard für die Simulationsmodelle von IP (Intellectual Property) durchgesetzt. In einem Simulationsmodell wird der eigentlich zu testende und synthesefähige VHDL-Code bzw. VHDL-Modul eingebettet und die Hardware darum in einem sogenannten 'Test-Bench' möglichst getreu nachgebildet. Das Simulationsmodell wird dabei meistens in nicht synthetisierbarem VHDL verfasst, was das Modellieren des Zeitverhaltens oder bestimmter physikalischer Parameter der externen Schaltungsteile erlaubt.

Ein Beispiel soll diesen Vorgang erläutern:

Die Erstellung von guten Testbenches, die entsprechende Aussagen zulassen, ist dabei eine meist unterschätzte Aufgabenstellung, welche ca. 50 % der gesamten Entwicklungszeit für IP-Cores ausmacht. Sie ist aber, neben systematischem Vorgehen in der Entwicklung, wesentlich effizienter als frühzeitig mit meist nicht auf Anhieb funktionierenden Schaltungsteilen auf reale Hardware zu gehen - die dann nur schwer und umständlich in allen ihren Parametern verifiziert werden können.

Weiter unterscheidet man bei der Simulation unterschiedliche Simulationsarten:

Weiter kann zwischen Testbenches mit eigener Fehlererkennung und Testbenches, welche nur den reinen Zeitverlauf darstellen, unterschieden werden. Im ersten Fall werden im Testbench die zu bestehenden Prüfungen aufgrund von fixen Entscheidungen ("Prüfvektoren") festgelegt und automatisch durch entsprechende Textausgaben festgestellt. Die Erstellung solcher Testbenches ist aufwendiger, aber bietet mit den Vorteil, bei späteren Änderungen leichter die Veränderungen der Implementierung vollständig und sicher prüfen zu können (engl. regression test). Im zweiten Fall wird die zu simulierende Schaltung in ihrem Zeitverhalten (engl. wave diagram) nur dargestellt, ohne dass eine automatische Bewertung der Ausgabe durchgeführt wird. Die Entscheidung, ob das Verhalten der Schaltung passt oder nicht, obliegt jener Person welche dieses Zeitverhalten manuell überprüfen muss. Der Vorteil dieser Methode ist die Einfachheit bei der Erstellung der Testbenches, weshalb sie vor allem bei einfachen Schaltungen angewendet wird. Der Nachteil ist, dass dabei Fehler in der Implementierung durch die manuelle Prüfung leicht übersehen werden können, vor allem bei komplexen Schaltungen.

Skelett eines VHDL- Bausteines

      ENTITY Bausteinname IS
      GENERIC (Parameterliste, optional);
              - dieses Statement erlaubt die Übergabe modellabhängiger
                Parameter (z. B.: Verzögerungszeiten) an einem Baustein;
      PORT (Schnittstellenliste, optional);
              - hier werden die Signalschnittstellen des Bausteins nach außen
                definiert; folgende Modi sind möglich IN, OUT, INOUT, BUFFER;
              - an dieser Stelle können diverse Deklarationen vorgenommen werden,
                die in verschiedenen Architekturrümpfen benutzt werden können,
                dies sind unter anderem Unterprogramme, Typendeklarationen,
                Konstantendeklarationen und Signaldeklarationen;
      BEGIN (Anweisungen, optional);
              - hier können Anweisungen stehen, die für alle Architekturrümpfe
                durchzuführen sind; dies verkürzt die Architekturbeschreibung,
                denn in Bausteindeklarationen aufgeführte Anweisungen müssen
                nicht mehr in den Architekturrümpfen stehen;
      END Bausteinname;
              - Ende der Bausteindeklaration

Architekturrumpf:

      ARCHITECTURE Rumpfname OF Bausteinname IS
         - an dieser Stelle können optional diverse Deklarationen für
           Typen, Konstanten und Signale vorgenommen werden,
           im Gegensatz zu den Bausteindeklarationen sind diese hier
           nur für den vorliegenden Architekturrumpf gültig;
      BEGIN
         - Anweisungen, die das Verhalten oder die Struktur des
           Bausteins beschreiben;
      END Rumpfname;

Programmierstile

Die im Architekturrumpf verwendeten Programmierungsstile lassen sich im Bereich von synthetisierbaren VHDL auf einige wenige grundlegende Formen reduzieren. Manchmal ist die Verwendung bestimmter VHDL-Stile im Rahmen bestimmter Entwicklungsprojekte auch vorgegeben:

  1. Der vor allem bei Hardware-Entwicklern und Anfängern verbreitete dataflow-Stil. Charakteristisch ist, dass pro Architecture eine Vielzahl parallel ablaufender und meist im Umfang kleiner und synchroner Prozesse und nebenläufige Anweisungen verwendet werden, welche über Signale miteinander verbunden sind. Mit den Prozessen werden einzelne, meist elementare Hardwarestrukturelemente direkt in VHDL abgebildet und die Signale dienen sowohl zur Zustandsspeicherung innerhalb der einzelnen Prozesse als auch zur Informationsübermittlung zwischen diesen Prozessen. Während bei kleinen Architectures dieser Stil durchaus noch beherrschbar ist, sind die Nachteile bei grösseren Modellen die Unübersichtlichkeit des Programmcodes. Durch die Parallelität der einzelnen Prozesse und deren Interaktionen kann das Verhalten der gesamten Schaltung nur schwer nachvollzogen werden.
  2. Die so genannte 2-Prozessmethode[1]. Bei diesem, vor allem im synchronen FPGA-Design vorteilhaften VHDL-Stil, besteht die Architecture nur noch aus zwei Prozessen: Einem, meist sehr komplexen rein kombinatorischen Prozess welcher den kompletten Algorithmus und das Verfahren beinhaltet und einen sehr simplen getakteten Prozess welcher alle Register (Zustandsspeicher) beinhaltet. Durch das Zusammenfassen von einzelnen Signalen in records lassen sich damit übersichtlich auch komplexe Algorithmen beschreiben. Durch das Abbilden des Verfahren in nur einem kombinatorischen Prozess lassen sich die beim dataflow-Stil nur schwer nachvollziehbare Nebenläufigkeiten mehrerer Prozesse vermeiden und ähnlich wie bei einer Programmiersprache, bei Bedarf mit Variablen, mit einem sequentiellen Ablauf beschreiben. Auch das Debuggen des VHDL-Codes kann aufgrund der sequentiellen Abarbeitung innerhalb des einen kombinatorischen Prozesses mit ähnlichen Methoden wie in der Softwareentwicklung erfolgen.

Unterschiede und Gemeinsamkeiten zu klassischen Programmiersprachen

Der funktionale Unterschied zwischen Signalen und Variablen besteht des Weiteren darin, dass Signale ihren neuen Zustand erst am Ende eines sequentiellen Prozesses annehmen, während Variablen ein Verhalten ähnlich wie bei Programmiersprachen zeigen und Zuweisungen unmittelbar wirken. Dieser Umstand ist vor allem für Anfänger meist verwirrend.

VHDL für analoge Schaltungen, VHDL-AMS

Seit 1999 laufen im Rahmen der IEEE verschiedene Bestrebungen, VHDL auch für die Simulation und künftig auch Synthese von analogen und gemischt analog-digitalen Schaltungen einzusetzen. Die Bezeichnung für diese erweitere Sprache ist VHDL-AMS und im Standard IEEE 1076.1-1999 definiert.

Im Rahmen von VHDL-AMS können beispielsweise analoge Temperatursensoren mit ihren elektrischen Signalverhalten als Funktion der Temperatur an den Anschlussklemmen modelliert werden. Ebenso besteht die Möglichkeit, in VHDL-AMS Differentialgleichungen zur Beschreibung von elektrischen Netzwerkelementen wie Spulen oder Kondensatoren zu modellieren.

Derzeit sind allerdings keine Synthesetools für die Schaltungen erhältlich, welche in VHDL-AMS beschrieben sind. Lediglich für die Schaltungssimulation sind bereits verschiedene kommerzielle Softwarepakete wie ADV-MS von Mentor Graphics am Markt verfügbar. Diese Simulationsprogramme sind vor allem als Konkurrenz zu etablierten analogen Schaltungssimulationsprogrammen wie beispielsweise SPICE zu sehen.

VHDL-Editoren

Darüber hinaus gibt es für viele gängige Editoren wie vi, Emacs und auch IDEs wie Eclipse[1] Zusatzpakete für VHDL-Unterstützung.

Referenzen

  1. 2-Prozess Methode (engl.)

Literatur

 Wikibooks: VHDL – Lern- und Lehrmaterialien